含异步清0和同步时钟使能的4位加法计数器

1、实验目的：学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。

图6-18 含计数使能、异步复位和计数值并行预置功能4位加法计数器

2、实验原理：图6-18是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例6-18是其VHDL描述。由图6-18所示，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。当ENA为'1'时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为'0'时将\"0000\"加载于锁存器。

3、实验内容1：按照本章第4节的步骤，在MAX+plusII上对例6-18进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。

【例6-18】 LIBRARY IEEE;

USE IEEE.STD_LOGIC_11.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4B IS

PORT (CLK : IN STD_LOGIC; RST : IN STD_LOGIC; ENA : IN STD_LOGIC; OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT4B;

ARCHITECTURE behav OF CNT4B IS

SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN

P_REG: PROCESS(CLK, RST, ENA) BEGIN

IF RST = '1' THEN CQI <= \"0000\"; ELSIF CLK'EVENT AND CLK = '1' THEN IF ENA = '1' THEN CQI <= CQI + 1; END IF; END IF;

OUTY <= CQI ;

图6-21 共阴数码管及其电路

END PROCESS P_REG ; --进位输出

COUT<=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END behav;

4、实验内容2：引脚锁定以及硬件下载测试。

若目标器件是EPF10K10，建议选实验电路模式5，用键8（PIO7）控制RST；用键7（PIO6）控制ENA；计数溢出COUT接发光管D8（PIO15）；OUTY是计数输出，接数码1（PIO19-PIO16，低位靠右）；时钟CLK接clock2（引脚号为43），通过短路帽选择4Hz信号。引脚锁定窗后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。 6、思考题1：在例6-18中是否可以不定义信号 CQI，而直接用输出端口信号完成加法运算，即 : OUTY <= OUTY + 1 ？

7、思考题2：修改例6-18，用进程语句和IF语句实现进位信号的检出。

8、实验报告：实验项目原理、设计过程、编译仿真波形和分析结果，附加内容实验情况，以及它们的硬件测试实验结果写进实验报告。